vcs -full64 -j32 -fgp -sveriloga  -f ../testbench/filelist/v.f -o simv

CPU time: 166.042 seconds to compile + 1.358 seconds to elab + 1.838 seconds to link

加了-j参数没有提高很多速度，我理解随便工程的文件多，我的服务器有96个核，应该可以通过并行编译来。
但是没有效果，大家有什么经验吗？
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FROM 111.202.148.*