就是要求fusa的rtl对于模块的clk rst怎么做？一般的逻辑 register可以做复制 ECC 奇偶校验啥的，但是对于时钟复位就没啥头绪，有没有做过fusa design的大佬捞一捞？另外哪里可以找到符合fusa的ip可以参考下一些做法么？
--
FROM 116.236.47.*