die 2 die， 菊花是cell to cell
对良率影响最大的是clock tree
只要把clock tree放到上面1层，这个占所有电路的30%~40%的面积和功耗。
每个cell直接从垂直方向获取时钟。面积大幅缩小，R,C都大幅缩小。
实际上对于先进制程，制程绝对的静态功耗占比远低于满负荷工作的动态功耗。
RC小了，动态功耗就小了。
而且上面1层如果只走clock tree，甚至不一定需要7nm制程

【 在 dighole2 的大作中提到: 】
: 这是模块级堆叠，上下层线很少
: t定律是模块内堆叠
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修改:iilxyz FROM 117.67.136.*
FROM 117.67.136.*