这是跟PCB layout一个思路？
供电线路走底层，逻辑功能走水平的一层，时钟信号走垂直的一层，
然后时钟信号频率高发热量大放最顶层有利于散热？

【 在 iilxyz 的大作中提到: 】
: die 2 die， 菊花是cell to cell
: 对良率影响最大的是clock tree
: 只要把clock tree放到上面1层，这个占所有电路的30%~40%的面积和功耗。
: ...................
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