- 主题:锁相环频率合成器和时钟产生器件有何异同？
rt，看ADI的官网有感而发问。
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修改:nlgdczm FROM 183.192.31.*
FROM 58.247.23.*
看框图呀。
【 在 nlgdczm 的大作中提到: 】
: rt，看ADI的官网有感而发问。
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FROM 120.245.132.*
都是pll+vco，看不出啥区别呀！。。。
【 在 jiu 的大作中提到: 】
: 看框图呀。
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FROM 220.196.194.*
那就是叫法不一样，本质的东西是一样的。
一般情况下，频率综合需要外部的晶体或者时钟输入。
时钟发生器呢，就集成晶体了，给电就有频率输出。
【 在 nlgdczm 的大作中提到: 】
: 都是pll+vco，看不出啥区别呀！。。。
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FROM 120.245.132.*
集合与子集
【 在 nlgdczm 的大作中提到: 】
: rt，看ADI的官网有感而发问。
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发自「今日水木 on iOS」
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FROM 114.231.220.*
看起来似乎是并立的关系呀！
【 在 tbkuye 的大作中提到: 】
: 集合与子集
: 发自「今日水木 on iOS」
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FROM 183.192.31.*
大的方面应该没区别，锁相环的应用已很广泛了
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FROM 182.106.80.*
synthesizer有捷变的需求，对环路的响应速度和稳定性都有要求
generator一般就是产生固定时钟用的，为了方便用一般还都集成了n路分配器
【 在 nlgdczm 的大作中提到: 】
: 都是pll+vco，看不出啥区别呀！。。。
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FROM 111.198.57.*
固定时钟这种，对于PCIe、USB、DP这种的容易理解。
但是如果是通信系统里面需要一定频率拉偏变化的、给FPGA/DSP/ADC/DAC的时钟，也是需要用频率合成器？
看ADI/TI的频率合成器，都是些模拟的50欧姆阻抗匹配输出，而FPGA这种数字芯片一般都是要cmos、lvds、pecl这种数字io。
【 在 eggcar 的大作中提到: 】
: synthesizer有捷变的需求，对环路的响应速度和稳定性都有要求
: generator一般就是产生固定时钟用的，为了方便用一般还都集成了n路分配器
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FROM 61.242.135.*
（1）输出时钟范围不一样，时钟产生器最高100MHz（弱点）
（2）（等效同频）pnoise时钟产生器好（优点）
clk generator可以给更高输出频率的pll做ref，比10M级做ref的pll输出噪声好
【 在 nlgdczm 的大作中提到: 】
: rt，看ADI的官网有感而发问。
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修改:hhxss FROM 222.128.117.*
FROM 222.128.117.*