- 主题:[求助]verilog源码如何扰乱信号名？
可以综合成gtech的网表
【 在 ttaudi 的大作中提到: 】
: 网表不统一啊，比如我有一些代码不想给人看，如果编成网表，就得分成xilinx、intel专用了，使用人遇到网表问题还得支持。
: 信号扰码是比较好的解决方案，扰码后的rtl代码即能仿真又不用去适配各家EDA软件。
: 反正目的保护一下辛辛苦苦写出来的代码。
: ...................
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FROM 1.202.141.*
这个..
你要是能搞定反混淆 可以转行
只是搞定混淆 啥也不算啊
【 在 ttaudi 的大作中提到: 】
: 是不是bison这类软件，会不会很难啊，搞定了是不是可以转行了？
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FROM 106.39.50.*
加密会被破解的..
综合工具内存里都是解密的源码
【 在 roc2007 的大作中提到: 】
: 那你直接加密不行吗？
: 一样不影响仿真啊
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FROM 106.39.50.*
但是目前的加密好像各家不通用啊，比如vcs的源码加密方法，放到国产FPGA软件上就不行了
【 在 roc2007 的大作中提到: 】
: 那你直接加密不行吗？
: 一样不影响仿真啊
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FROM 113.88.168.*
gtech是哪种网表？所有的EDA软件都支持吗？
【 在 lobachevsky 的大作中提到: 】
: 可以综合成gtech的网表
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FROM 113.88.168.*
混淆都搞不定了。。。
还是老老实实用FPGA搬砖
【 在 Qlala 的大作中提到: 】
: 这个..
: 你要是能搞定反混淆 可以转行
: 只是搞定混淆 啥也不算啊
: ...................
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FROM 113.88.168.*
有办法读综合工具内存吗？这个搞定是不是可以得到很多源码了
【 在 Qlala 的大作中提到: 】
: 加密会被破解的..
: 综合工具内存里都是解密的源码
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FROM 113.88.168.*
有ieee标准的
可以查一下
【 在 ttaudi 的大作中提到: 】
: 但是目前的加密好像各家不通用啊，比如vcs的源码加密方法，放到国产FPGA软件上就不行了
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FROM 192.102.204.*
混淆好搞定 有开源工具
【 在 ttaudi 的大作中提到: 】
: 混淆都搞不定了。。。
: 还是老老实实用FPGA搬砖
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FROM 223.104.39.*
可以私聊
【 在 ttaudi 的大作中提到: 】
: 有办法读综合工具内存吗？这个搞定是不是可以得到很多源码了
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FROM 223.104.39.*