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- 主题:[求助]DDR3自检不过
- 使用的FPGA（K7325T），init_calib_complete 不拉高，但是CAS和CS有规则波形，是DDR3时钟-800MHz的4分之1，请调过的老师点播一下，实在是么有思路。。。
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FROM 219.228.146.* - 本青理解的FPGA是用来做一些实时性要求比较高、与底层硬件相关的事，比如数字滤波、组帧解帧、增益控制啥的。FPGA挂DDR有啥用途吗？
又吴牛喘月了。。。
【 在 Lucky520 的大作中提到: 】
: 使用的FPGA（K7325T），init_calib_complete 不拉高，但是CAS和CS有规则波形，是DDR3时钟-800MHz的4分之1，请调过的老师点播一下，实在是么有思路。。。
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FROM 183.192.29.* - 【 在 nlgdczm 的大作中提到: 】
: 本青理解的FPGA是用来做一些实时性要求比较高、与底层硬件相关的事，比如数字滤波、组帧解帧、增益控制啥的。FPGA挂DDR有啥用途吗？
: 又吴牛喘月了。。。
谦虚啦，我们是ADC采样率是4通道，每通道2Gsps，数据量太大了，缓存下来靠FPGA内部的存储空间不够用
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FROM 219.228.146.* - 电路板设计时候各种规则都考虑了吗？
阻抗控制了吗？
电压量一量
都正确了再弄去检查ip配置。
【 在 Lucky520 的大作中提到: 】
: 使用的FPGA（K7325T），init_calib_complete 不拉高，但是CAS和CS有规则波形，是DDR3时钟-800MHz的4分之1，请调过的老师点播一下，实在是么有思路。。。
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FROM 218.82.62.* - 【 在 oBigeyes 的大作中提到: 】
: 电路板设计时候各种规则都考虑了吗？
: 阻抗控制了吗？
: 电压量一量
: ...................
阻抗控制了，DQ按组做的等长，组与组之间差的较多，1000mil。电压对的，有点怀疑等长的问题了
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FROM 180.158.16.* - 这个信号没有的话，就是前面leveling啥的都没过。看看硬件的焊接和连线、测试代码管脚分配是否有错
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FROM 183.192.95.* - 回头去搜了下TI的一份DDR的需求sprab1c，里面对于这种长度的限制都是几inch级别的，1000mil应该不是关键。
【 在 Lucky520 的大作中提到: 】
: 阻抗控制了，DQ按组做的等长，组与组之间差的较多，1000mil。电压对的，有点怀疑等长的问题了
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FROM 58.246.155.* - 几片DDR3，布线是T型还是fly-by
xilinx design guide文档里有等长的要求
不光是DQ组内的，还有DQS对CLK，C/A/C对CLK的等长要求
【 在 Lucky520 的大作中提到: 】
: 阻抗控制了，DQ按组做的等长，组与组之间差的较多，1000mil。电压对的，有点怀疑等长的问题了
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FROM 123.119.238.* - 3还能T吗？本青看TI的要求，明确要fly-by。但是pcb的人又传说T也可以的。没实践过，不知道有啥考量，不敢松口。
【 在 yupipi 的大作中提到: 】
: 几片DDR3，布线是T型还是fly-by
: xilinx design guide文档里有等长的要求
: 不光是DQ组内的，还有DQS对CLK，C/A/C对CLK的等长要求
: ...................
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FROM 58.246.155.* - 2片当然可以T
【 在 nlgdczm 的大作中提到: 】
: 3还能T吗？本青看TI的要求，明确要fly-by。但是pcb的人又传说T也可以的。没实践过，不知道有啥考量，不敢松口。
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FROM 218.82.62.*