- 主题:[求助]DDR3自检不过
测过几块板卡？能排除焊接问题吗？
【 在 Lucky520 的大作中提到: 】
: 使用的FPGA（K7325T），init_calib_complete 不拉高，但是CAS和CS有规则波形，是DDR3时钟-800MHz的4分之1，请调过的老师点播一下，实在是么有思路。。。
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FROM 114.242.29.*
【 在 AndreZheng 的大作中提到: 】
: 这个信号没有的话，就是前面leveling啥的都没过。看看硬件的焊接和连线、测试代码管脚分配是否有错
对，我用ILA抓了一下初始化的主状态机，停在一个状态了。。。焊了两块板子，一块能跑400M，800跑不上去，一块干脆就初始化过不了。
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FROM 180.158.16.*
【 在 yupipi 的大作中提到: 】
: 几片DDR3，布线是T型还是fly-by
: xilinx design guide文档里有等长的要求
: 不光是DQ组内的，还有DQS对CLK，C/A/C对CLK的等长要求
: ...................
现在就一片，16位宽的，因为IO不够所以就带了一片。现在是低八位4900mil的等长，高八位4100mil的等长，ck/C/A 4400mil的等长
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FROM 180.158.16.*
【 在 Rome888 的大作中提到: 】
: 测过几块板卡？能排除焊接问题吗？
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焊了了两块，一块能跑400M，一块初始化都过不了
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FROM 180.158.16.*
好像记得xilinx的工具软件需要选择内存的型号？
之前TI的DSP明确写不支持双die。会不会xilinx也走消费电子的路，有类似的型号指定？
【 在 Lucky520 的大作中提到: 】
: 焊了了两块，一块能跑400M，一块初始化都过不了
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FROM 39.144.105.*
就一片而且速度也不高，那估计不太可能是等长方面的问题
信号端接电阻啥的焊的没问题吧
【 在 Lucky520 的大作中提到: 】
: 现在就一片，16位宽的，因为IO不够所以就带了一片。现在是低八位4900mil的等长，高八位4100mil的等长，ck/C/A 4400mil的等长
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FROM 124.126.224.*
我用4层板和K7都跑过1.6G的内存，你这很可能是PCB质量问题或者焊接问题，
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FROM 171.43.211.*
4层？1层电源1层地，还剩2层信号，走得通？
【 在 icfpga 的大作中提到: 】
: 我用4层板和K7都跑过1.6G的内存，你这很可能是PCB质量问题或者焊接问题，
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FROM 39.144.105.*
片数不多就可以，海思的开发板，2片DDR3，2层板
【 在 nlgdczm 的大作中提到: 】
: 4层？1层电源1层地，还剩2层信号，走得通？
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FROM 124.126.224.*
考虑看一下手册
有的芯片对 控制组延迟小于数据组 支持受限，可能需要人工介入训练
CK是时间基准，训练的结果是在别的信号链路上添延迟
【 在 Lucky520 的大作中提到: 】
: 现在就一片，16位宽的，因为IO不够所以就带了一片。现在是低八位4900mil的等长，高八位4100mil的等长，ck/C/A 4400mil的等长
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FROM 123.118.97.*