代码是这样：
always @(posedge clk or negedge rst_n)
if (!rst_n)
    data_out <= 32'd0;
else
    data_out <= data_in;

激励1：
initial begin
...
#20
@(posedge clk)
data_in = 32'h12345678;
...

end


激励2：

always @(posedge clk or negedge rst_n)
    if(!rst_n)    data_in <= 32'd0;
    else     data_in <= data_in + 32'h12345678;


激励1是data_in和data_out是同步的，激励2中data_out要慢data_in一拍。
激励1为什么是这样？竟然同步！
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FROM 220.166.46.*

没看懂呢，
data_in和data_out在代码里面用的都是<=，只是激励里面给data_in赋值的方式不一样。
激励里给data_in用了阻塞和非阻塞，怎么会影响到data_out了？
【 在 WebGL 的大作中提到: 】
: 阻塞赋值 非阻塞赋值 的区别
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FROM 220.166.46.*

建议看一下verilog的schedule region就明白了
  
【 在 Schrooman (林如风) 的大作中提到: 】
:  没看懂呢，
:  data_in和data_out在代码里面用的都是<=，只是激励里面给data_in赋值的方式不一样。
:  激励里给data_in用了阻塞和非阻塞，怎么会影响到data_out了？
:  【 在 WebGL 的大作中提到: 】
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FROM 222.209.8.*

always block 执行顺序
nondeterminism
【 在 Schrooman 的大作中提到: 】
: 代码是这样：
: always @(posedge clk or negedge rst_n)
: if (!rst_n)
: ...................
--
FROM 118.126.54.*